TR-5001綜合測試機：

C-2

C-2-1 TTL邏輯閘測試原理(TTL Logic Test Theorem)

標準邏輯閘依其邏輯行為可分為 AND、OR、XOR、NOT、NAND、NOR、 FLIPFLOP等兩態(tài)組件及OPEN DRAIN，TRI-STATE等組件。上述組件依其復合變化方式以真值表向量PATTERN 方式量測。標準邏輯閘依其包裝別名屬性區(qū)分為 74LS244、74F244、74ACT244 或74HCT244 等，但其真值表向量PATTERN為相同PATTERN。AND、OR、XOR、NOT、NAND及NOR輸入狀態(tài)需維持至輸出檢測完才可放開。FLIPFLOP等時序組件輸入狀態(tài)于觸發(fā)條件發(fā)生時其輸出即鎖住于兩態(tài)之間。

標準邏輯閘依其接口接腳屬性可分為輸入，兩態(tài)輸出，三態(tài)輸出，OPEN DRAIN輸出，雙向，電源等不同類型的腳位。OPEN DRAIN輸出邏輯狀態(tài)會與另一獨立組件輸出產(chǎn)生Wire AND的行為。TRI-STATE組件多數(shù)應用于共享BUS上，于輸出端必需有浮接隔離的能力。

標準邏輯閘依其接口接腳準位可分VIH、VIL、VOH及VOL等臨界準位。 TTL、CMOS、LVDS、GTL等臨界準位均有其設定法則，VIH 的設定值需大于規(guī)格表中 VIH 的更小值且不能超過該組件電源準位來設定，VIL 的設定值需小于規(guī)格表中 VIL 的更大值且不能超過該組件電源準位。

標準邏輯閘于不同拓樸 (Topology) 下衍生不同的自動分析條件。如某輸入腳接地，則該腳位不可測試。如三個組件 U1，U2，U3 共享一組BUS 時，于測試 U1 組件之前必須 Disable U2 及 U3 組件輸出端于浮接狀態(tài)。 TR-5001綜合測試機

C-2-1-1 輸入及輸出順序(Input and Output Sequence)

基本上TTL的測試過程中，測試數(shù)據(jù)處理的順序是先處理輸入腳位的測試數(shù)據(jù)再處理輸出腳位的測試數(shù)據(jù)。一個 TTL IC 或其中的一個 Gate 都有多個輸入及輸出的腳位數(shù)量。當有多個輸入或輸出腳位時，必須依序一一處理，其順序和測試鏈接庫有關(guān)系，因為測試數(shù)據(jù)是由測試鏈接庫經(jīng)過 ATPG 的分析后產(chǎn)生的。 當待測IC不是由多個Gate組成時，也就是一個IC就是一個 Gate 時，其順序是依照腳位的順序，由開始腳位到末位一個腳位依序?qū)斎肽_位輸入測試數(shù)據(jù)，待全部輸入腳位的測試數(shù)據(jù)處理完后再由開始腳位到末位一個腳位依序?qū)敵瞿_位偵測輸出的數(shù)據(jù)。但是有一個例外狀況，如果其中一個輸入腳位其數(shù)據(jù)為 Trigger型態(tài)的信號時，此輸入腳位的數(shù)據(jù)必須保留到其他的輸入腳位的數(shù)據(jù)都處理后再處理此Trigger 信號，再偵測輸出腳位數(shù)據(jù)。例如 74380。

當待測 IC 由多個 Gate 組成時，輸出輸入的順序是依照測試數(shù)據(jù)中 #GROUP 內(nèi)的順序一一處理。同樣的，待此 Gate 全部輸入腳位的測試數(shù)據(jù)處理完后再依序?qū)Υ?nbsp;Gate 的輸出腳位偵測輸出的數(shù)據(jù)。如果其中一個輸入腳位其數(shù)據(jù)為Trigger 型態(tài)的信號時，此輸入腳位的數(shù)據(jù)必須保留到其他的輸入腳位的數(shù)據(jù)都處理后再處理此Trigger 信號，再偵測輸出腳位數(shù)據(jù)。例如 7400、 7474 等。

C-2-1-2 GROUP 設定技巧

在 TTL 數(shù)據(jù)中，#GROUP 數(shù)據(jù)可說明 IC 內(nèi) Gate 之間的關(guān)系。一個三個腳位的 gate 若包含 2 個輸入腳及 1 個輸出腳，則 #GROUP 數(shù)據(jù)可設定成以下兩種模式。

#GROUP=1,3

2,1,4

與

#GROUP=1,3

1,2,4

在一般狀況下，這兩種模式的測試結(jié)果應該相同。如果詳細討論細部的測試動作，這兩行有一個特別的意義。在每一種設定中，腳位 2 的測試數(shù)據(jù)比腳位 1 的測試數(shù)據(jù)先輸入。當測試線路需要這樣的測試條件時，可以利用這個技巧來完成。

C-2-2 Tree-Chain 測試原理

絕大部分芯片組件于功能測試時需要大量的測試 Pattern，利用其Function Pattern來檢測芯片組件是否有制程上的問題，但是這樣的做法并不實際。不僅需要較長的測試時間，且增加開發(fā)測試程序的難度。所以近年來，內(nèi)建Tree Chain 架構(gòu)的 IC 也越來越多。

Tree Chain 的測試是藉由待測 IC 內(nèi)部的 Gate串聯(lián)成 Chain 結(jié)構(gòu)，再以 TTL 測試理論測試此內(nèi)建的 Chain 結(jié)構(gòu)的測試方法，以判斷 IC 是否有開路的問題。早期的 Tree Chain 設計為 And Gate 或 Nand Gate 所組成，稱為 And Tree 或 Nand Tree。 但此種架構(gòu)有部分缺點，近來 Tree Chain 漸漸設計為 Xor Gate 所組成，稱為 Xor Tree。 Xor Tree 無串接腳位開路造成可測率下降的問題。 

所以要達成 Tree Chain 測試的首要條件就是待測 IC 必須要內(nèi)建為了測試 Tree Chain 所設計的線路。因為 Tree Chain 是為了測試所內(nèi)建的測試線路，這個測試線路當然不是此 IC 一般正常的工作線路，然而這些線路是共享所有的輸出及輸入點。所以在執(zhí)行 Tree Chain 測試之前，必須要求 IC 進入測試模式， 也就是要輸入測試命令給待測 IC。 

進入 Tree Chain 測試模式則視不同芯片的規(guī)格表 (Data Sheet) 內(nèi)描述的方式有所不同，稱為 Tree Chain 命令。 Tree Chain 是由 多個 Gate 所組成的，因每個 Gate 的輸出點連接到下一個 Gate 的輸入點，所以稱為 Chain List，每個 Chain 的末尾一個 Gate 的輸出點稱為 Output， 測試時藉由這個點得到的輸出數(shù)據(jù)作為測試結(jié)果，以判斷 IC 是否有開路的問題。

Chain List 的組成架構(gòu)中，每一個 Chain有多個輸入點和一個輸出點。在 Tree Chain 的測試算法中，每個輸入點的輸入數(shù)據(jù)和輸出點的輸出數(shù)據(jù)并未描述在鏈接庫及衍生出來的測試程序中，而是已經(jīng)建立在系統(tǒng)軟件內(nèi)。系統(tǒng)軟件依據(jù) Chain List 的數(shù)量自動計算每個輸入點應該有的輸入數(shù)據(jù)，并且透過輸入數(shù)據(jù)的變化而偵測其輸出數(shù)據(jù)來判斷是否有測試缺陷的情形。

C-2-2-1 測試命令執(zhí)行動作

一般來說，較復雜的測試命令為多腳位且包含 Clock 形式的測試命令，例如 ：

          1 0 1 0 1 0 1 0 1 0 

          1 1 1 1 1 1 1 1 1 1  

          1 1 1 1 1 1 1 1 1 1 

          1 1 1 1 1 1 1 1 1 1 

          0 0 0 0 0 0 0 0 0 0 

          0 0 0 0 0 0 0 0 0 0 

          0 0 0 0 0 1 1 1 1 1 

          0 0 0 0 0 0 0 0 0 0

此 pattern 命令需控制 8 個腳位的輸入，而 Pattern 深度為 10 筆。 

依照 pattern 的順序由左而右輸入待測零件。

C-2-2-2 Tree Chain 測試算法(Tree Chain Test Algorithm)

Chain List測試算法依照其內(nèi)部 Gate 的架構(gòu)有所差異，每個 Chain 分別獨立測試。 基本上此 Chain 的所有輸入腳位依序變化輸入準位，由更接近此 Chain 的輸出點的前一輸入腳位給予轉(zhuǎn)態(tài)的信號并觀察輸出點是否有轉(zhuǎn)態(tài)發(fā)生。正在變化狀態(tài)的腳位稱為待測腳位，如果此 Tree 為 Nand 或XOR時，待測腳位的前一個及前三個腳位必須同時設為低準位。每次待測腳位由高準位變?yōu)榈蜏饰粫r讀取一次輸出腳位準位，當待測腳位由低準位變?yōu)楦邷饰粫r讀取另一次輸出腳位準位，這兩次讀取的結(jié)果若不相同，表示此待測腳位為正常狀態(tài)。反之，則表示此待測腳位缺陷。

C-2-3 Memory 測試原理

基本上， Memory IC 的動態(tài)測試依照被測試的內(nèi)存區(qū)塊數(shù)量可分為 partial cell 測試及 full cell 測試。 Cell，其意義為 Memory IC 內(nèi)其中一個地址的內(nèi)存區(qū)塊，也就是透過 Address Bus 指定內(nèi)存地址執(zhí)行讀寫的更小內(nèi)存單位。 而一個 Memory IC 是由成千上萬個 cell 所組成的。 所謂 full cell 測試其意義為對整個 Memory IC 的所有內(nèi)存區(qū)塊執(zhí)行讀寫的測試動作。 這樣的測試方式雖然可測試全部的內(nèi)存區(qū)塊， 但是測試時間很長且是沒有必要的。 

若以制程問題來討論， 測試一個 Memory IC 是否缺陷只需要測試某些特定的 Address 及 Data 內(nèi)容，就可以測試所有腳位的功能是否正常。 這些特定的 Address 及 Data 是經(jīng)過設計的， 并不是任意取幾個 Address 或  Data 來測試。 這些設計過的 Address， Data 可以達到每一個輸出及輸入腳位都有 “0”, “1” 的變化而且能夠偵測制程缺陷的問題。  

當然，full cell 的測試并不是沒有優(yōu)點，每一個 cell 都測試可以檢查每一個 cell 的 read / write 數(shù)據(jù)是否正常。 但這種測試方法一般使用在 IC 制造廠， 在組裝生產(chǎn)在線并不需要這樣的測試方法。 也就是說， 只需要測試經(jīng)過設計的特定 Address 及 Data 來測試少數(shù)特定的 cell 就足夠了，這就是 partial cell 測試。 不但可以節(jié)省測試時間， 而且達到相同的可測率.